Этапы проектирования цифровых устройств обработки информации на основе ПЛИС и гибкой логики

Процесс разработки цифровых устройств на основе ПЛИС выполняется поэтапно с использованием пакета автоматизации проектирования.

Этап 1. Пользователь определяет логику работы разрабатываемого устройства на основе ПЛИС и вводит это описание в память ПК или рабочей станции. Такой ввод описания может быть произведен следующими методами:

– ввод принципиальной схемы устройства - с помощью мышки или другого графического устройства ввода кодируется логическая схема устройства;

– ввод списка цепей описываемого устройства - если пользователь имеет описание схемы устройства, сделанное вручную, он может ввести его в ПК в виде символов выводов логических элементов и их соединений между собой в стандартизованном алфавитно-цифровом виде, называемом списком цепей;

– ввод в виде уравнений переходов или графа переходов - ввод логики работы устройства, включающий описание состояний последовательного логического автомата и переходов между состояниями на основе уравнений переходов; таблица переходов также однозначно описывает последовательный автомат;

– ввод в виде булевых уравнений - это наиболее общий метод описания логики работы устройства, при котором логика представляется в виде булевых алгебраических уравнений.

Этап 2. Пакет программ ПК преобразует введенную информацию в булевы уравнения.

Этап 3. Введенные уравнения представляются в формате логической суммы произведений после логических преобразований (минимизация логики эвристическими алгоритмами). В результате выполнения этого этапа разработчик имеет возможность выполнить функциональное моделирование проектируемой схемы. Функциональное моделирование позволяет проверить логику работы схемы, наблюдая выходные сигналы при подаче различных комбинаций входных векторов. Однако на данном этапе не учитываются временные задержки сигналов при прохождении по ячейкам ПЛИС. Указанные задержки при обработке высокоскоростных потоков, характерных для систем телекоммуникаций, могут нарушать нормальное функционирование реального устройства.

Этап 4. Пользователь имеет возможность выбрать ПЛИС, наиболее подходящую для реализации устройства, он может также вручную выбрать выводы микросхемы для входных и выходных сигналов и т.д. В современных САПР предусматривается возможность автоматического выбора подходящего семейства ПЛИС исходя из требуемых для реализации проекта ресурсов.

Этап 5. Программное обеспечение оптимизирует логические уравнения, устанавливая их соответствие внутренней структуре ПЛИС с использованием минимума внутренних ресурсов (ресурсами являются входные и выходные выводы микросхемы, регистры, логические термы на основе внутренней ПЛМ и макроячейки памяти). Во время этого процесса пользовательские требования по отношению к выбранным выводам обязательно учитываются. Такие требования рассматриваются как ограничения во время процесса оптимизации.

Этап 6. По окончании процесса оптимизации/размещения программное обеспечение создает отчет, подробно описывающий использованные ресурсы, и устанавливает соответствия логических выражений внутренней структуре ПЛИС. Этот отчет позволяет пользователю последовательно добавлять или изменять логику в описании устройства с помощью возврата к этапу 1 с этой стадии проектирования. Кроме того, если проект устройства превысил ресурсы ПЛИС, т.е. не поместился в выбранной пользователем микросхеме, программа опишет ресурсы, необходимые для полного размещения проекта в ПЛИС. В результате выполнения данного этапа формируется матрица временных задержек сигналов с учетом времени распространения сигналов в элементарных вентилях. На данном этапе целесообразно выполнить временное моделирование системы, позволяющее обнаружить ошибки в работе схемы, вызванные неконтролируемыми на этапе ввода проекта временными задержками сигналов.

Этап 7. На этом этапе генерируется программирующая последовательность бит, используемая для конфигурации внутренних соединений ПЛИС. Конфигурационная информация сохраняется в памяти ПК. Используется стандартизированный формат JEDEC, что позволяет выходной программирующей информации пакета проектирования быть совместимой с любым типом программатора ПЗУ. На этом этапе генерируются вектора первоначальной установки регистров и триггеров ПЛИС.

Этап 8. Используется программатор ПЗУ для программирования информации о проекте устройства, хранящейся в файле JEDEC, в ПЛИС. На этой стадии происходит тестирование ПЛИС на основе биполярной технологии с плавкими перемычками с помощью тестовых векторов, включаемых в информацию JEDEC -файла.

Последние два этапа существенно отличаются для ИС гибкой логики. Программирующая информация в эти ИС может также записываться с помощью специальных программаторов с использованием либо КМДП технологии электрической однократной записи ПЗУ, либо с помощью технологии FLASH -памяти с многократной записью, но имеется и другая возможность их использования. Эти ПЛИС называются схемами с гибкой логикой, так как имеют в своем составе вместо элементов памяти типа ПЗУ элементы быстродействующего статического ОЗУ и специализированный последовательный интерфейс программирования стандарта JTAG/IEEE 1149.1. Используя простейший переходной интерфейс на основе параллельного порта ПК и имеющийся в пакете проектирования драйвер управления, можно загружать проект устройства не в ПЗУ ИС, а в ОЗУ, гибко меняя и отлаживая устройство в режиме реального времени с реальным аппаратным окружением и последующей записью отлаженного варианта в ПЗУ ПЛИС или без таковой, с загрузкой проекта устройства либо из внешнего ПЗУ, либо с внешних носителей ПК при включении питания в ОЗУ ИС. Такое новое семейство ИС с гибкой логикой, очевидно, увеличивает возможности разработчика цифровой аппаратуры, гибкость и модернизируемость разработанного устройства, предоставляет уникальные возможности при тестировании аппаратуры.