Рассмотрим каждый блок кодера в отдельности.

1. Функциональная электрическая схема ФПСк (ФПСд), представленная на рисунке 11, выполняется в виде схем умножения полиномов (многочленов) и реализуется со встроенным сумматором по модулю два и сдвиговым регистром. Такой принцип построения ФПСк целесообразнее использовать в нашем случае, т.к. k₀>2 (высокоскоростные ССК).

Т.к. максимальная степень порождающих полиномов равна 26, то сдвиговый регистр содержит m=26 ячеек памяти. Нумерация ячеек ведётся справа налево. Места включения сумматоров по модулю два определяются ненулевыми членами порождающих полиномов; выходной сумматор по модулю два является многовходовым.

2. Важнейшим функциональным боком декодера ССК с алгоритмом ПД является АСП (рисунок 12), который представляет собой последовательный регистр, содержащий m=26 ячеек памяти, с нумерацией ячеек памяти справа налево, и некоторую совокупность встроенных сумматоров по модулю два. В состав АСП входят k₀=4 ПЭ, имеющие по J=4 входа. Места включения сумматоров по модулю два в регистре и подключение входов ПЭ определяются ненулевыми членами порождающих полиномов.

Т.к. у нас J≤10, то ПЭ целесообразно выполнять в виде комбинационного автомата. Для определения порога будем пользоваться следующей формулой: П ≥ J/2 + 1.

Пороговый элемент конструктивно будет представлять собой мажоритарный элемент, для разработки схемы которого воспользуемся следующей таблицей истинности:

Таблица 1 – Таблица истинности порогового элемента

Запишем мажоритарную функцию по ТИ и минимизируем её:

Построим по полученной функции ПЭ:

Рисунок 13 – Функциональная электрическая схема ПЭ

КО выполняется в виде четырёх регистров сдвига (т.к. k₀=4), каждый из которых содержит по 26 ячеек памяти. На выходе каждого регистра включается сумматор по модулю два, на второй вход которого поступает сигнал коррекции с выхода ПЭ АСП декодера.

Рисунок 14 – Функциональная электрическая схема КО

Для построения КРИ – 1/4 будем использовать два RG (последовательный RG1 (зависимость между выходами и входами для которого можно представить следующей формулой: ) и RG2 – параллельный); блок формирования тактовых частот, представляющий собой двоичный счётчик и дешифратор. Последовательный и параллельный RG должны содержать по k₀=4 ячеек памяти. Функциональная электрическая схема КРИ – 1/4 представлена на рисунке 15. КРИ декодера строится по такому же принципу, но необходимо отметить то, что сброс будет происходить по спаду каждого 5-ого такта, т.к. на выходе RG1 у нас 5 подпотоков.