Арифметическо-логические устройства

Арифметическо-логические устройства предназначены для выполнения арифметических и логических операций над информационными словами, представленными в одной из допустимых для конкретного АЛУ форм представления.

Арифметическо-логические устройства обязательно входят в состав процессора и иногда включаются в состав других операционных устройств и спецпроцессоров. Они характеризуются разрядностью, составом операций, форматами обрабатываемых слов, способом построения и функционирования, быстродействием, стоимостью, надежностью и т. п. Если АЛУ входит в состав процессора, то его разрядность определяется длиной слова процессора и обычно либо совпадает с ней, либо кратна ей. Состав операций АЛУ вытекает из его конкретного назначения в том устройстве, где оно используется.

Арифметическо-логическое устройство процессора должно обеспечивать выполнение всех операций арифметическо-логической группы. В случае арифметических операций разрядность АЛУ определяет точность, с которой выполняются эти операции.

На структуру и способ построения АЛУ в наибольшей степени влияет формат обрабатываемых слов или типы данных, с которыми АЛУ оперирует. В соответствии с типами данных различают АЛУ с фиксированной точкой, плавающей точкой и десятичные АЛУ. В составе процессора всегда есть АЛУ с фиксированной точкой. Десятичные АЛУ и АЛУ с плавающей точкой добавляются в состав процессора обычно только в старших моделях ЭВМ из ряда ЭВМ одного типа. В младших моделях эти операции выполняются по подпрограммам.

По способу построения и функционирования АЛУ делятся на параллельные, последовательные и параллельно последовательные. Кроме того, в зависимости от наличия или отсутствия внутренней памяти АЛУ делятся на комбинационные и накапливающие. Арифметическо-логические устройства с фиксированной точкой в настоящее время строятся в основном как параллельные, т. е. элементарная операция АЛУ выполняется параллельно над всеми разрядами обрабатываемого слова данных.

В последовательных АЛУ обрабатываемые слова данных участвуют в операции бит за битом. Это замедляет выполнение операции, но позволяет существенно экономить оборудование. Поспелова тельная обработка применяется редко, так как развитие микроэлектроники удешевило оборудование и уменьшило его габариты настолько, что выигрыш от последовательной обработки стал очень незначительным. Однако параллельно-последовательная обработка применяется довольно широко. Например, по такому принципу часто строятся десятичные АЛУ, в которых десятичные числа участвуют в операции тетрада за тетрадой.

Наибольшее распространение получили АЛУ с магистральной структурой. Обычно в таких АЛУ четко можно выделить три точки: входы, куда подключаются первый и второй операнды, и выход комбинационной схемы АЛУ, где получается результат элементарной операции. Операционный блок такого АЛУ обычно строится как комбинационная схема и включает отдельные узлы, выполняющие операции, выходы которых подключены к коммутатору, управляющему выбором результата. Пример структурной схемы АЛУ комбинационного типа приведен на рис. 6.8. В этой схеме СМ, К, Д, М2 обозначены соответственно сумматор и схемы, выполняющие поразрядные операции конъюнкцию, дизъюнкцию, сумму по модулю 2, СП—схема преобразования операнда 2 на входе сумматора, KM— коммутатор результата, СВП—схема выработки признаков результата, РП—регистр признаков результата.

Комбинационные блоки СМ, К, Д, М2 в любой момент времени вырабатывают какой-то результат с кодами, установленными на входных шинах. Но на выход выдается только один результат, определяемый кодом на шине «операция», который управляет выходным коммутатором. Операнд 1 также поступает на входы коммутатора со сдвигом разрядов влево и вправо, что позволяет, задав соответствующую операцию, передать на выходные шины сдвинутый влево или вправо код с шин операнда 1. Схема преобразования операнда 2 СП предназначена для выполнения над операндом 2 операции поразрядной инверсии, а также операций подстановки вместо операнда 2 кодов, равных единице или нулю во всех разрядах. Это необходимо для выполнения с использованием сумматора операций вычитания, прямого и обратного счета единиц. Схема СП также может строиться на основе коммутатора.

На рис. 6.8 не показаны схемы, управляющие подачей переноса на младший разряд сумматора. Есть только связь от РП.

В состав процессоров микро- и мини-ЭВМ включаются обычно комбинационные АЛУ, похожие на изображенные на рис. 6.8. К входной и выходной магистрали такого АЛУ подключаются регистры из блока регистров процессора. Естественно, что набор операций комбинационного АЛУ не может включать длинных операций, требующих запоминания промежуточных результатов (типа умножения—деления), и включает операции, выполнение которых возможно комбинационной схемой (сложение, вычитание, сдвиги, поразрядные операции и т. п.). Если необходимо реализовать длинные операции, то в составе АЛУ должны обязательно быть регистры. Если в системе команд процессора есть длинные операции, то они обычно выполняются с использованием имеющихся регистров и алгоритмы таких операций реализуются общим устройством управления процессора. Поэтому в составе процессора наиболее часто под АЛУ подразумевается сам комбинационный операционный блок. Выделить все АЛУ в чистом виде обычно не удается.

Рис. 6.8. Схема операционного блока АЛУ комбинационного типа

На рис. 6.9 изображена схема АЛУ с магистральной структурой, которая может быть использована в составе процессора. Входная и выходная шины данных соединяются с блоком БС (см. рис. 6.7), а шина микроопераций и признаки соединяются с БУ. Регистры pi, Pa. —, pn— регистры блока регистров процессора. Каждый регистр имеет схемы приема с выходной магистрали операционного блока (ОБ) и схемы подключения к входным магистралям 1 и 2. Управление регистрами осуществляется сигналами с дешифратора кода микрооперации ДШ, связь с внешней средой—через входную и выходную шины данных. Обычно схемы регистров допускают одновременный (в одном такте) съем информации с них и запись новой информации, это отражается в записи операторов присваивания, PI:=Pl4-P2.

Любая микрооперация АЛУ включает информацию о подключении регистров к магистралям 1 и 2, записи результата на регистр и операции в комбинационном блоке АЛУ, т. е. в микрооперацию входят три номера регистра и код операции, в соответствии с которыми дешифратор формирует внутренние управляющие сигналы.

Рис. 6.9. Схема АЛУ с магистральной структурой

Основное достоинство АЛУ с магистральной структурой заключается в его универсальности. В то же время некоторые функции реализуются неэффективно. Например, сдвиг с передачей бита из регистра в регистр, как правило, не может быть сделан за 1.такт. Выдвинутый разряд запоминается в виде признака С в регистре РП (см. рис. 6.8), а затем в новом такте вдвигается в другой регистр на место освобождающегося. Это иногда существенно снижает быстродействие АЛУ.

Так как структура такого АЛУ типовая, то она может быть изготовлена в виде БИС. Обычно применяется ее «вертикальный» разрез (на одном кристалле выполняются п =2, 4, 8,... разрядов всех регистров комбинационного блока и дешифратор). В операционном блоке предусматриваются входные и выходные цепи переносов при сложении и сдвигах. Такая л-разрядная секция АЛУ называется процессорной секцией. Соединение нескольких процессорных секций позволяет получить многоразрядную структуру, непосредственно пригодную для построения центрального процессора ЭВМ, а также для построения законченных АЛУ, используемых независимо (например, в арифметических расширителях).

Структура АЛУ, показанная на рис. 6.9, неудобна тем, что в ней используются регистры. При большом их количестве выгоднее применять стандартные ЗУ. Так как в каждый момент времени из ЗУ может быть выбрано.

только слово из одного адреса, то в АЛУ на основе блока памяти необходимы также дополнительные регистры с которыми выполняется расширенный набор операций.

Схема АЛУ на основе блока памяти приведена на рис 6 10 К входным шинам операционного блока подключаются рабочий регистр, называемый регистром-аккумулятором АК, и выход блока памяти БП. В микрооперации указывается адрес слова блока памяти, операция АЛУ и место занесения результата. Результат может быть возвращен в БП на место операнда, но при этом обязательно использование буферного регистра РБ, обеспечивающего развязку входа и выхода блока памяти. Регистр РБ может быть предусмотрен и на входе БП. С целью увеличения функциональных возможностей АЛУ обычно состав операций с регистрами РБ и АС расширен и включает oneрации сдвига, инверсии, занесения информации с внешних входных шин, подключения к выходным шинам и т.п. Часто содержимое регистров перед подачей на операционный блок умножается на маску и этим обеспечивается возможность выделения разрядов, участвующих в операции. Маска может подаваться с внешних шин или с регистра маски. Эти возможности не отражены на рис. 6.10.

В микропроцессорных БИС АЛУ в блоках памяти предусматривается иногда две независимых схемы селекции и соответственно две системы адресных шин и два буферных регистра. Запись результата возможна только по одному из адресов. На входе и выходе операционного блока АЛУ предусматриваются коммутаторы, обеспечивающие различные комбинации источников и приемников информационных слов. Коммутаторы управляются микрооперацией. Интерфейсные шины АЛУ в этом случае обычно подключаются через коммутатор к операционному блоку (а не к регистру АК, как показано на рис. 6.10), чем обеспечивается возможность участия в операции операндов непосредственно с входных шин. Это уменьшает число паразитных пересылочных операций.

Исторически более ранней является структура АЛУ с жесткими или непосредственными связями. Она позволяет получить большее быстродействие, но обладает меньшей универсальностью. В настоящее время структура с непосредственными связями используется для выполнения одной операции или небольшого числа операций с наивысшим быстродействием. Арифметически-логическое устройство с непосредственными связями представляет собой набор регистров и операционных блоков, жестко соединенных между собой для выполнения заданного набора операций. Синтез структуры и логических схем АЛУ с непосредственными связями выполняется по исходным алгоритмам заданного множества операций или операции.

Рис. 6.10. Схема АЛУ на основе блока памяти