Цифровые триггеры

Цель работы: экспериментальное изучение схемотехники и логики работы микросхем RS -, D -, JK - триггеров.

Программа работы:

1. В зависимости от варианта задания (рис.11, 12) исследовать группу RS -, D -, JK - триггеров из серии цифровых микросхем ТТЛ или КМОП–типа.

1.1. Собрать на лабораторном стенде экспериментальную схему с необходимым числом управляющих входов (например, см. рис.13).

1.2. Для каждого устройства (триггера) экспериментально составить таблицу состояний (“таблицу истинности”) т.е. зависимость логических состояний выхода от действующей комбинации сигналов на входе.

1.3. Для одного из “D- ” или “JK- ” триггеров на основании таблицы состояний дополнительно построить временную диаграмму работы. Сравнить экспериментальные результаты со справочными данными на исследуемые ИМС.

2. Собрать на заданной микросхеме “ D ” или “ JK ”- триггеров (синхронный режим работы) делитель частоты f /2 входного сигнала. Составить временную диаграмму (осциллограммы) работы устройства и объяснить принцип его работы.

Рис.11. Реализация “ RS ”- триггеров на логических элементах “ 2И-НЕ ” или “ 2ИЛИ-НЕ ”:

“ Set ” – “Установка”, “ Reset ” – “Сброс”, “ Out ” – “Выход”.

Контакты напряжения питания ИМС: + U _cc – “14”, GND (0 В) – “7”.

а) “ RS ”- триггеры; б) “ JK ”- триггеры;

в) “ D ”- триггеры

Рис. 12. Микросхемы триггеров (ТТЛ, КМОП).

Рис. 13. Пример построения схемы для изучения работы “ RS” -триггера.

Элементная база: VD1 …VD3 – АЛ307; R1=R3=R5 =(0.51…2) кОм, МЛТ-0.25 Вт;

R2=R4=R6 = (1 … 10) кОм, МЛТ-0.25 Вт.

Указания к выполнению работы:

1. Для контроля выходных логических состояний триггеров использовать

осциллограф, цифровой вольтметр или логический пробник.

2. Пример таблицы логических состояний для D -триггера (табл. 2):

Табл.2. Состояние D -триггера К176ТМ2

Обозначения: “_↑” - фронт синхросигнала (лог. 0→1), “Н” – низкий уровень сигнала (лог. 0),

“В” – высокий уровень сигнала (лог.1), “х” – неопределённое (любое) логическое состояние.

3. Триггеры различных типов (“ RS”, “ D” и “JK”) являются элементарными ячейками памяти цифровой информации. Выход триггера стабильно находится в одном из двух логических состояний, пока не изменится специальная комбинация входных управляющих сигналов.

“ RS ”- триггеры подразделяют на асинхронные и синхронные. В асинхронном режиме работы бит данных записывается (передаётся на выход) непосредственно в момент поступления на информационный вход, а в синхронном – по сигналу на дополнительном синхронизирующем (тактовом) входе С. Внешняя информация, поступающая на входы R и S, задерживается (не передаётся на выход) до тех пор, пока не придёт разрешающий тактовый сигнал С.

“ D ”- триггеры имеют один информационный вход. Запись внешней информации, поступающей на данный вход (D) происходит по сигналу на тактовом входе С. Если запись информации в триггер возможна в течение всего времени действия (лог. уровня) разрешающего тактового сигнала, тогда говорят что, триггер имеет статическое управление по тактовому входу.

В других случаях, информация записывается только в момент нарастания или спада тактового импульса на входе С. Во все другие периоды времени триггер находится в режиме хранения данных. Такие триггеры называют “с динамическим управлением по тактовому входу”.

Кроме информационного и тактового входов D -триггеры могут дополнительно иметь установочные входы S (Set – установка на выходе логической 1) и R (Reset - сброс информации в логический 0).

“ JK ”- триггеры имеют два информационных входа J и K, а также тактовый вход С. Данные по информационным входам передаются на выход триггера по тактовым импульсам синхронизации.

Возможные дополнительные входы R и S предназначены для установки JK -триггера в исходное состояние, независимо имеется или нет разрешение по тактовому входу С. Активный сигнал R =0 переводит триггер в состояние логического 0, а при S =1 – выход триггера устанавливается в логическую 1.