Нения цифр ьго разряда слагаемых В триггере ТТ хранится цифра

Переноса из младшего разряда Регистр 3 принимает и хранит г-ю

Цифру суммы С приходом тактового импульса из регистров 1, 2 и

Триггера ТТ разряды слагаемых и цифра переноса поступают на

Вход одноразрядного сумматора Одновременно регистр 3 освобож-

Дается для приема цифры суммы

В п а р а л л е л ь н о м с у м м а т о р е все разряды операндов сум-

Мируются одновременно, но быстродействие снижается за счет вре-

мени передачи цифры переноса из младшего разряда (рис 1 18, а)

N — 02 — Pn—

a≪ -

SM0

SM2

SMn

В,

—i—1!

I R

Т

\

Установка

≪0≫

[Г П

А б

Рис. 1.18. Схемы параллельного (а) и накапливающего (б) сумматоров

Н а к а п л и в а ю щ и й с у м м а т о р является автоматом с памя-

Тью, т е слагаемые могут приходить поочередно в произвольные

Моменты времени и запоминаться в линиях задержки или триггерах

Накапливающий сумматор применяется в асинхронных устройст-

Вах, в которых слагаемые не привязаны к тактам тактового генера-

тора (рис 1 18, б)

С приходом слагаемого а,= 1 элемент ИЛИ и триггер устанавли-

ваются в ≪1≫ Если Ъ = 1 и приходит через какое-то время после а„ то оно запоминается в линии задержки и одновременно Ь, ≪опроки-

дывает≫ триггер в ≪О≫ На инверсном выходе триггера устанавлива-

ется ≪1≫, следовательно, на вторую схему И подаются две единицы,

Следовательно, на выходе второй схемы ИЛИ формируется цифра

переноса в старший разряд, равная ≪1≫ Если Р,= 0, то цифра суммы,

которая снимается с прямого выхода триггера, равна ≪О≫ Если

Р,= 1, то сумма 5,= 1

Дешифраторы. Схемы предназначаются для преобразования дво-

Ичного кода (X) на входе в управляющий сигнал (Z) на одном из

выходов Если входов и, то выходных шин должно быть N=2"

(табл 1 33, и = 3, УУ=8)

Глава 1. Вычислительные приборы и устройства...

Таблица 1 33. Пример таблицы состояний дешифратора

*]

Х2

Хз

О

z\

Zz

^3

Z4

^5

2-6

Z!

Date: 2015-11-13; view: 439; Нарушение авторских прав