Архитектура и структурная организация высокопроизводительных микропроцессоров

2.1 Многоадресные и одноадресные системы команд. Безадресная система команд. Стек для вычисления выражений.

2.2 Виртуальная память. Способы реализации виртуальной памяти. Страницы, организация таблиц. Страничное ассоциативное ЗУ.

2.3 Тегированная архитектура. Динамический контроль и контекстная защита.

2.4Процедурный механизм. Стек запусков процедур. Контекст и адресация. Способы передачи параметров и возврат значения.

2.5 Синхронизация параллельных процессов. Общие данные и критические секции. Программные и аппаратные способы синхронизации параллельных процессов. Семафоры и очереди.

2.6 Конвейерная обработка. Организация конвейера. Информационная зависимость по данным и управлению. Влияние конвейера на эффективность скалярной и векторной обработок.

2.7 Условные переходы. Влияние переходов на производительность конвейера.
Методы предсказания направления ветвления. Статическое и динамическое предсказание.

2.8 КЭШ - памяти. Способы организации. Иерархия КЭШ-памятей. Проблема когерентности КЭШ памяти и способы её решения.

2.9 Арифметические устройства. Быстрые конвейерные алгоритмы.

2.10 Оперативная память. Организация памяти в многопроцессорных системах, коммутатор памяти.

2.11 RISC-процессоры. Основные особенности RISC-архитектуры. Организация конвейера.

2.12Суперскалярная организация. Принцип динамического планирования.
Переименование регистров. Очередь выполнения и точное прерывание.

2.13Векторно-конвейерные ЭВМ. Векторные регистры и векторные операции.
Зацепление векторов. Способы увеличения степени векторизации.

2.14Потоковые ЭВМ. Представление программы. Основные элементы. Способ организации вычислений.

2.15EPIC архитектура. Статическое планирование. Граф информационной зависимости.
Спекулятивные и предикатные вычисления. Проблема прерываний.

Date: 2015-10-19; view: 612; Нарушение авторских прав