Разработка принципиальной схемы функциональных блоков проектируемого кодека

Принципиальные электрические схемы представлены в приложении.

Для построения блока КРИ-1/7 декодера будем использовать следующие ИМС: КР1533ИР27, KР1533ИЕ5, КР1533ИД10.

КРИ1533ИР27 – это восьмиразрядный регистр. Он имеет синхронный тактовый вход С, вывод 11, а так же синхронный вход разрешения параллельной загрузки . Если на вход подано напряжение низкого уровня, то данные со входов D₀-D₇ загружаются в регистр. На выходе эти данные появляются одновременно с приходом положительного перепада тактового импульса на вход С. Когда на входе действует напряжение высокого уровня, то обеспечивается режим хранения информации.

KР1533ИЕ5 – это четырёхразрядный асинхронный счётчик, состоящий 4-ёх JK-триггеров, образующих два независимых делителя на 2 и на 8. Счётчик имеет два входа R, объединённых по И-НЕ, для синхронного сброса (обнуления). Тактовые входы всех триггеров инверсные динамически, поэтому переключение триггеров будет происходить спадом импульса.

В нашем случае управление и сброс счётчика осуществляется с микросхемы КР1533ИД10.

КР1533ИД10 – это двоично-десятичный шифратор, который преобразует двоичный код, поступающие на входы A₀-A₃, в сигнал низкого уровня, появляющийся на десятичном выходе ().

Необходимо отметить, что тактовая частота, подаваемая на синхронный вход DD3 будет в 8 раз меньше, чем на входе С DD1.

ФПСк (ФПСд) выполнен в виде схем умножения полиномов (многочленов) и реализуется со встроенным сумматором по модулю два и сдвиговым регистром. Содержит микросхемы КР1533ИР27 и КР1533ЛП5.

КР1533ЛП5 – представляет собой сумматор по модулю два. Выходной сигнал элемента соответствует логическому уравнению: Q=A B=A + B. Эти сумматоры служат для формирования проверочной последовательности, а также для создания кодовой последовательности.

Данный ФПСк используется для формирования проверочной последовательности, а также для создания кодовой последовательности.

Для построения блоков АСП и ФСП (декодера) будем использовать регистры КР1533ИР27 (для получения m=66 ячейки памяти нам потребуется 9 регистров) и некоторую совокупность встроенных сумматоров по модулю два (КР1533ЛП5). Пороговый элемент будем реализовывать на следующих ИМС: КР1533ЛЛ2.

КР1533ЛЛ2 – содержит два двухвходовых элемента ИЛИ с мощным открытым коллекторным выходом.

Для построения блока КО необходимо 7 регистров сдвига (т.к. k₀=7), каждый из которых содержит по 66 ячеек памяти (для этого потребуется 9 регистров КР1533ИР27). Выходы всех 7-ти регистров заводим на сумматоры по модулю два (КР1533ЛП5), на вторые входы которых мы подсоединяем выходы ПЭ.

Пороговый элемент будем реализовывать на следующих ИМС: КР1533ЛИ6 и КР1533ЛЛ2.

КР1533ЛЛ2 – содержит два двухвходовых элемента ИЛИ с мощным открытым коллекторным выходом.

КР1533ЛИ6 – представляет собой два логических элемента И, каждый из которых имеет 4 входа.

Блок КОИ-9/1 декодера выполнен в виде восьмиканального мультиплексора (КР1533КП7), в котором содержится три адресных входа, управляемых с помощью счетчика микросхемы К1533ИЕ5. Сброс и управление этого счетчика осуществляется с микросхемы К1533ИД10.

КР1533КП7 – это 16-тиканальный мультиплексор. Вход - вход разрешения (активный уровень – низкий). Выходы Y и комплементарные. Входы A0…A3 являются адресными входами, их активный уровень – высокий. Мультиплексор позволяет коммутировать данные от 16-ти информационных входов на общую выходную линию.

ЗАКЛЮЧЕНИЕ

В данной работе были рассмотрены способы задания и алгоритм кодирования ССК, а также разработана функциональная электрическая и принципиальная электрическая схемы. При разработке данной схемы были сделаны следующие выводы:

1. применение избыточных кодов снижает пропускную способность систем связи;

2. высокоскоростные ССК позволяют передавать информацию с заданной достоверностью при малой избыточности и дополнительным расширением полосы частот канала связи;

3. при одинаковой корректирующей способности данного кодека ССК (кодер-декодер) с алгоритмом ПД проще в реализации;

4. алгоритм работы данного кодека ССК прост и понятен для технического персонала систем связи;

5. кодек ССК обладает высокой технологичностью производства (содержит минимум различных ИМС), а также обеспечивает возможность их реализации в виде микропроцессорных устройств.

Исследование вопросов повышения эффективности кодеков ССК с алгоритмом порогового декодирования является важной задачей теории и практики помехоустойчивого кодирования.

ЛИТЕРАТУРА

1. Королёв А. И. Методические указания и задания к курсовому проекту по дисциплине ТК.–Минск 2010

2. Королёв А. И. Коды и устройства помехоустойчивого кодирования информации. – Мн.: Норд, 2002.

3. Конопелько В. К. Теория прикладного кодирования. Т.2 – Мн.БГУИР,2004.

4. Цифровые интегральные микросхемы: Справочник / под ред. М. И. Богдановича.–Мн.: Беларусь, 1991.–492 с.

5. Вернер М. Основы Кодирования. – Москва 2003

Date: 2016-07-05; view: 979; Нарушение авторских прав