Последовательный сумматор

Практическая работа №6

Сумматоры и компараторы

Сумматоры

Определение и классификация сумматоров

Сумматоры – это КЦУ, выполняющие арифметическое (в противоположность логическому) сложение и вычитание чисел. Они имеют самостоятельное значение и являются также ядром схем арифметико-логических устройств (АЛУ), реализующих ряд разнообразных операций и являющихся непременной частью всех про­цессоров.

Аппаратная сложность и быстродействие сумматора являются очень важны­ми параметрами и поэтому разработано множество вариантов сумматоров, которые имеют разветвлённую классификацию. Выделяя главные варианты, остановимся на следующих типах сумматоров:

1) одноразрядный сумматор;

2) сумматор для последовательных операндов;

3) сумматор для параллельных операндов с последовательным переносом;

4) сумматор для параллельных операндов с параллельным переносом;

5) сумматор с последовательным распространением переноса по цепочке замкнутых ключей;

6) сумматор групповой структуры с цепным переносом;

7) сумматор групповой структуры с параллельным межгрупповым переносом;

8) сумматор с условным переносом;

9) накапливающий сумматор.

Наряду с сумматорами могут быть реализованы вычитатели, однако это поч­ти никогда не делается, поскольку вычитание выполняется посредством сложения с применением дополнительных либо обратных кодов.

Одноразрядный сумматор

Одноразрядный сумматор имеет три входа (два слагаемых и перенос из предыдущего разряда) и два выхода (суммы и переноса в следующий разряд).

Таблица истинности одноразрядного сумматора имеет вид, представленный в табл. 1.

Таблица 1

ai	bi	ci –1	ci	si
					1
					1
					1
					0
					1
					0
					0
					0

Как видно из таблицы, совокупность сигналов c_i и s_i по сути является двухзначной суммой трёх чисел a_i, b_i и c_{i –1} .

Аналитические выражения функций суммы S (от англ. sum) и переноса С (от англ. Carry)имеют вид

; .

В базисе Шеффера функции s_i и c_i выражаются следующим образом:

; .

Непосредственное воспроизведение полученных формул на элементах двух­ступенчатой логики И-ИЛИ-НЕ приводит к применению элемента 2-2-2И-ИЛИ-НЕ для выработки сигнала переноса и элемента 3-3-3-3И-ИЛИ-НЕ для сигнала суммы . Такое решение используется в некоторых сериях микросхем, но более популярно решение, приводящее к некоторому сокра­щению аппаратной сложности схемы при сохранении минимальной задерж­ки по цепи переноса. Идея этого решения состоит в использовании полу­ченного уже значения в качестве вспомогательного аргумента при вычислении .

Из табл. 1 видно, что во всех её строчках, кроме первой и последней, s_i = . Чтобы сделать формулу справедливой также в первой и последней строчках, нужно убрать единицу в строчке нулевых входных величин и до­бавить единицу в строчку единичных входных величин, что приводит к со­отношению

.

Схема сумматора, построенного по этому соотношению, показана на рис. 1, а.

Рис. 1. Схема (а), условные обозначения (б, в, г) и пути распространения сигналов одноразрядного сумматора (д)

Можно привести ещё одно выражение для s_i, в котором происходит инвертирование на первой и последней комбинациях:

.

Это выражение, хотя и красиво с идейной точки зрения, но немного сложнее в реализации, чем приведённое выше соотношение.

Из табл. 1 видно, что и функция суммы, и функция переноса обладают свойством самодвойственности: при инвертировании всех аргументов ин­вертируется и значение функции, т. е.

, .

Условное обозначение одноразрядного сумматора показано на рис. 1, б. Для варианта с выработкой инвертированных значений суммы и переноса на основании свойства самодвойственности можно пользоваться двумя ва­риантами обозначений для одной и той же схемы (рис. 1, в, г).

Быстродействие одноразрядного сумматора оценивается задержками по шести трактам распространения сигналов: от первого слагаемого до выхода суммы, от первого слагаемого до выхода переноса, от второго слагаемого до тех же выходов и от входа переноса до выхода переноса, от входа переноса до выхода суммы (рис. 1, д).Так как тракты от обоих слагаемых обычно одинаковы, то остаются четыре задержки, отмеченные надписями t_as, t_ac, t_cc и t_cs на рис. 1, д.

На рис. 2 показана схема сумматора, входящая в библиотеку схемных ре­шений семейства программируемых СБИС фирмы Altera.

Рис. 2. Схема одноразрядного сумматора из библиотеки схемных решений
для СБИС фирмы Altera

Последовательный сумматор

Сумматор для последовательных операндов содержит всего один одноразряд­ный сумматор, обрабатывающий поочерёдно разряд за разрядом, начиная с младшего. Сложив младшие разряды, одноразрядный сумматор вырабатывает сумму для младшего разряда результата и перенос, который запоминается на один такт.

В следующем такте складываются вновь поступившие разряды слагаемых a ₁ и b ₁ с переносом из младшего разряда и т. д. Схема сумматора последователь­ных операндов (рис. 3, а),помимо сумматора, содержит сдвигающие реги­стры слагаемых и суммы, а также триггер запоминания переноса. Регистры и триггер тактируются синхроимпульсами СИ.

На рис. 3, б показана временная диаграмма, соответствующая операции сложения двух операндов 101 + 110 = 1011 или в десятичном выражении 5 + 6= 11.

Рис. 3. Схема сумматора для последовательных операндов (а) и её временная диаграмма (б)