Разработка структурной VHDL-модели микросхемы

Структурная модель описывает состав компонентов проекта, типы компонентов, соединения выходов одних компонентов с входами других. Благодаря этому свойству структурная модель является основным средством формального детального описания проекта в следующих случаях:

● в конце процесса проектирования, когда строится или генерируется детальное описание проекта, представляющее собой реализацию исходной спецификации поведенческого уровня;

● при иерархической многоуровневой декомпозиции сложного проекта на части, представленные в свою очередь на структурном уровне, либо представленные на поведенческом или потоковом уровне.

Разработаем структурную VHDL-модель микросхемы КР1533ИР8, функциональная схема которой представлена на рис.2.1. На рис. 2.2 представляем функциональную схему D-триггера, как основной функциональной составляющей микросхемы регистра.

Функциональная схема состоит из логических элементов: буферный логический элемент НЕ-НЕ, инвертор логического сигнала- элемент НЕ, один двухвходовый элемент И, восемь D-триггеров. Большинство связей между элементами являются прямыми. Обратные связи направлены от выходов триггеров младших разрядов к D-входам триггеров следующего разряда. Рассматриваем функциональную схему для одного D-триггера

(один разряд регистра), который включает в себя 6 логических элементов 3И-НЕ.

Структурная VHDL-модель микросхемы представлена на рис.2.3. Это VHDL-модуль architecture структурного уровня. Уровень модуля опеределяется наличием в нем таких типично «структурных» конструкций, как объявление компонента и конкретизация компонента. Объявление выполняется для каждого нового типа компонента. Конкретизация выполняется для каждой отдельной копии компонента в структуре. В рассматриваемую микросхему входят пять типов и шестнадцать копий компонентов. Типы компонентов именуются идентификаторами Not_Not, Not, And2, And3_Not. Копии компонентов именуются идентификаторами Comp1,…,Comp9. Связи между входами и выходами копий компонентов представляются сигналами

Рис. 2.1 Функциональная схема микросхемы КР1533ИР8

Рис. 2.2 Функциональная схема D-триггера.

Рис.2.4. VHDL-модели компонентов структуры

Объявление компонента начинается с зарезервированного слова component, за которым следует имя компонента. Далее объявляются формальные параметры настройки (generic) и порты (port) компонента. Для каждого указываются имя, режим (in, out, inout) и тип или подтип. Объявление заканчивается парой зарезервированных слов end component. Так, третий объявляемый компонент имеет имя And2 и формальные порты A, B, Y. Все порты имеют тип Bit. Первые два являются входными (режим in), третий – выходным (режим out). За объявлением компонентов следует объявление сигналов, используемых для представления связей между входами и выходами компонентов. В рассматриваемой структурной модели связи представляются сигналами s1,…,s9. Объявление сигналов начинается с зарезервированного слова signal, за которым следуют имена сигналов, их тип Bit. Начальное значение сигналов устанавливается по умолчанию. Им является первое значение перечислимого типа Bit, т.е. значение ‘0’.

Конкретизация компонента начинается с определения имени для копии компонента. За именем копии через символ ‘:’ следует имя компонента, введенное в его объявлении. Описание отображения параметров настройки начинается зарезервированными словами generic map, отображения портов – зарезервированными словами port map. Параметры настройки являются для компонента константами, порты – сигналами. Отображение назначает формальным параметрам или портам фактические константы или сигналы, объявленные за пределами компонента. Назначение может быть позиционным, ключевым или смешанным. Позиционное назначение использовано при конкретизации компонента Comp1.

Компонентам архитектурного тела структурного уровня ставятся в соответствие объекты проекта следующего уровня иерархии. Соответствие устанавливается с помощью VHDL-модуля configuration. Каждый объект описывается двумя модулями: модулем entity и модулем architecture. Имена модулей отличаются в общем случае от имени, используемом в объявлении компонента. Имена параметров настройки и портов модуля entity также отличны (но не обязательно) от имен формальных параметров и портов компонента. Проиллюстрируем сказанное на примере. Компоненту с именем And3_Not, объявленному в архитектуре с именем Structure, ставятся в соответствие одноименный модуль entity и модуль architecture с именем DF_And3_Not. Формальные порты A, B, C, D, Y компонента совпадают по имени с фактическими портами модуля entity. Соответствие между формальными и фактическими портами позиционное. Модуль architecture включает единственный параллельный оператор назначения сигнала, устанавливающий в качестве значения выходного порта Y значение выражения not (A and B and C and D) после 2ps.