Синхронний RS-тригер

Синтезується на основі асинхронного з допомогою додавання вхідного каскаду, який забезпечує синхронізацію подачі керуючих сигналів на вихідний каскад.

Алгоритм роботи цього тригера аналогічний асинхронному, однак запис і обнулення інформації здійснюється тільки за наявності тактового сигналу С, оскільки це потенційний пристрій, то перемикання відбувається за переднім фронтом сигналу синхронізації. Логічна функція враховує як стани вихідного, так і вхідного каскаду:

Використовуючи трьохвходові елементи у вихідному каскаді можна реалізувати одночасно синхронний RS-тригер з прямою логікою роботи та асинхронний з інверсною логікою.

В такій схемі вищою пріоритетністю володіють інверсні входи керування, що знаходяться у вихідному каскаді. Подання логічної одиниці на вхід синхронізації С переводить схему в асинхронний режим роботи.

6. D- і Т-тригери. Їх таблиці істинності, вихідні функції і структура. Двоступеневі тригери

D-тригер

D-тригер містить інформаційний D-вхід та вхід синхронізації. Його зручно синтезувати з допомогою синхронного RS-тригера, якщо інформаційний сигнал D подати на вхід S, а на R-вхід подати його інверсію.

Алгоритм роботи схеми описується логічним твердженням: вихідний сигнал Q повторюватиме інформаційний сигнал D, але тільки при наявності сигналу синхронізації С.

Затримка сигналу на виході на інтервал часу Δt визначається зсувом фаз подання сигналів D та С.

Потенційна діаграма роботи зображена на малюнку.

Часто використовують RS та D-тригер розміщені в одному корпусі.

Якщо на вхідний каскад додатково ввімкнути вхід V, використовуючи трьохвходові кон’юнктори із запереченням, то реалізується VD-тригер.

Сигнал V забезпечує блокування вихідного сигналу аналогічно до сигналу синхронізації С і приводить до зміни функціональної залежності.

Т-тригер

Реалізується найпростіше на основі інформаційного або RS-тригера з синхронізуючим входом, якщо в D-тригері інверсний сигнал з виходу подати на вхід або в RS-тригері реалізувати потрійний зворотній зв'язок.

Логіка роботи Т-тригера: вихідний сигнал Q змінює свій стан на протилежний за кожний вхідний тактовий імпульс Т. Таким чином реалізується поділ тактової частоти двічі.

Реальні схеми Т-трігерів в найпростішому вигляді є непрацездатними. Це обумовлено суміщенням функцій комутації та зберігання даних фактично в одній точці схеми (Т – закорочення виходу і входу). Розв’язують цю суперечність, використовуючи додаткові затримки в колах зворотного зв’язку або двоступеневі тригери.

7. Паралельні регістри та регістри зсуву. Їх структурні схеми, класифікація, різновидності, функціонування

Регістрами називають послідовні цифрові автомати, призначені для запису, зберігання та відтворення багато розрядних двійкових кодів. Використовуються в цифрових ЕОМ для зберігання та відтворення багато розрядних двійкових кодів, а також для зберігання тимчасових значень операндів, непрямих адресних звертань та ін.

Класифікують їх за:

1. методом запису інформації:

- послідовні

- паралельні

- універсальні

2. за методом керування записом:

- синхронні

- асинхронні

3. за кількістю сигналів, що використовуються для керування:

- однофазні

- парафазні

4. за основним призначенням:

- регістри пам’яті

- регістри зсуву

Будують регістри на основі періодичних структур, кількість яких визначається розрядністю запам’ятовуючих слів. Структурно вони складаються з елементів пам'яті та комбінаційних схем керування. Останні забезпечують синхронний запис та зчитування інформації, обнулення та ін. В багато контактних схемах застосовуються двоступінчасті тригери, які комутуються з допомогою динамічних сигналів, тобто з допомогою динамічних перепадів логічних "0" та "1".

Паралельні регістри

Паралельні регістри синхронного та асинхронного типу найпростіше синтезувати на основі паралельного ввімкнення RS-тригерів. При цьому сигнал тактового запису та обнулення запаралелюється, а інформаційні входи призначаються для паралельного подання на них потрібних кодових слів.

Запис всіх біт інформації здійснюються за допомогою одного тактового імпульсу. Якщо для обнулення інформації чи запису використати парафазні сигнали, які подаються на кожен біт (тригер) окремо, то кажуть, що така схема працює за парафазною схемою керування. Для одержання нового інформаційного слова в інверсному вигляді можна використовувати інверсні Q виходи тригерів. Аналогічно для реалізації двофазної схеми паралельного регістра можна використати інформаційні D-тригери. В такому регістрі сигнали реалізації теж запаралелені.

В якості елементів пам’яті використовують комірки на основі складних елементів 2, 2І-АБО, а також D-тригери, в яких реалізовано зворотній зв'язок для двох ступенів. Сигнали синхронізації (С) та обнулення (R) запаралелені для всіх комірок і подаються на відповідні входи D-тригерів. Дозвіл запису вхідних інформаційних сигналів D забезпечується керуючими сигналами Е₁, Е₂, ввімкненими за схемою АБО з додатною інверсією входу. Вхідні елементи DD1 та DD2 дозволяють розділити режими запису та зберігання інформації. Сигнали E_z1 i E_z2 також ввімкнені за схемою диз’юнкції при інверсії і забезпеченні переведення входів регістру Q_i у високоімпедансний стан.

Для запису сигналів з різних джерел можна використовувати комбінаційні схеми 2, 2І-АБО, які забезпечують синхронізацію подачі сигналів S та R на комірки пам’яті. Керування комутацією різних джерел реалізується з допомогою двопозиційного коду С₁С₂.

В залежності від двійкового коду С₁С₂ на вхід установки комірки регістру подається вхідний сигнал Х або У. синхронно з ним інверсні сигнали записуються на вхід R. Розрядність нарощування регістрів не обмежується за кількістю інформаційних сигналів, однак в реальних схемах потрібно враховувати допустимі значення коефіцієнтів розгалуження за виходом базових логічних елементів, що застосовуються в комбінаційних схемах керування, щоб не допустити зменшення вихідного рівня сигналу за мінімальне значення логічної одиниці.

Регістри зсуву

В схемах зсуву запис багаторозрядного коду розрядністю n здійснюється за n тактів синхронізації. При цьому найстарший біт постійно перезаписується в усі комірки багаторозрядного регістра. Схему такого регістра можна реалізувати з допомогою базових комірок на основі комбінаційних RS та D-тригерів.

Режим роботи схеми визначається сигналом, що подається на вхід s/p (мікросхема DD2). При нульовому значенні s/p інвертор DD2 подає логічний рівень 1 на DD4, DD6. Це забезпечує інвертування сигналу на входах R, що дозволяє проходження паралельного двійкового коду інформаційних входів D₀, D₁ на входи установки RS-тригерів. Запам’ятовування інформації здійснюється за тактовим перепадом імпульсу на входах з високого до низького рівня. Наявність DD4, DD6 забезпечує неоднозначність сигналів на RS-входах. Зміна вхідного s/p сигналу приведе до блокування входів D₀, D₁ і запис інформації можливий з інформаційного входу V, з’єднаного з D-входом інформаційного тригера DD7. За такт перепадом синхроімпульсу С інформація з виходу Q DD7 записується на вхід DD8. Таким чином реалізується послідовний зсув інформації за кожним тактовим імпульсом на одну позицію вправо.

Розрізняють одно- та двонаправні регістри зсуву. В перших реалізується на схемотехнічному рівні зсув тільки вліво або тільки вправо. В других схемотехніка дозволяє з допомогою програмованого входу реалізувати зсув чи вліво, чи вправо. В умовних позначеннях це відображається стрілкою.

8. Класифікація, різновидності, функціонування лічильників. Переваги та недоліки послідовних і паралельних схем лічильників. Їх швидкодія і складність. Двійкові та двійково-кодовані лічильники

Лічильниками називаються послідовні логічні пристрої, призначені для перерахунку кількості імпульсів, а також для зберігання цієї інформації в двійковому коді. Будують їх на основі динамічних Т-трігерів. В залежності від схеми комутації тригерів та комбінаційної схеми керування лічильники можуть забезпечувати як додавання одиничних імпульсів, тобто виконання функцій інкрименту, так і віднімання – функція декрименту.

До основних параметрів лічильників відносять модуль перерахунку та час встановлення вихідного двійкового коду. За модулем перерахунку їх поділяють на двійкові (М = 2ⁿ ) та двійково-кодовані, наприклад, двійково-десяткові, тобто з нецілочисельним модулем М. За напрямком перерахунку: лічильники з додаванням, відніманням та реверсивні.

За способом організації міжкаскадних зв’язків виділяють лічильники з послідовним, паралельним та комбінованим переносом.

Найпростіше реалізовуються схеми з послідовим переносом на динамічних Т-тригерах. В цьому випадку вихід попереднього каскаду вмикається на вхід наступного.

Для побудови додаючого лічильника використовується інверсія стану в лічильному тригері. Якщо в якості прямого сигналу використовується прямий вихід Т-тригера Q, то динамічний вхід його повинен бути з переходом в активному стані від 1 до 0 і, навпаки, при прямому динамічному вході для одержання функції додавання необхідно використовувати інверсний вихід тригера, тільки у цьому випадку активними станами будуть нульові стани.

Якщо використати однойменні вхідні-вихідні сигнали, то реалізується функція віднімання, епюри напруг якої зображені на малюнку.

Таким чином, досить просто реалізувати реверсивний лічильник, використовуючи змінну комутацію вихідного сигналу при постійному значенні динамічного входу. Для цього звичайну схему динамічного лічильника доповнюють елементами складної логіки 2,2 І-АБО. Схема керування доповнюється двома інверторами, які забезпечують пере комутацію сигналів з виходів складних елементів.

Сигнал V визначає напрямок перерахунку додавання чи віднімання. Вхідні тактові імпульси подаються на вхід С першого тригера. Якщо V = 1, то на перший елемент І комбінаційного пристрою 2,2 І – АБО подається значення логічного нуля, на другий – значення логічної одиниці, тобто в цьому випадку інформаційним сигналом є сигнал з інверсного виходу тригера. При прямому динамічному вході реалізується схема додавання.

Якщо V = 0, активним стає прямий вихід тригера і маємо реалізацію схеми віднімання.

При реалізації схеми віднімання, якщо маємо обтулені значення Q за першим тактовим імпульсом, в тригер записується максимальне значення коду – всі одиниці і з кожним тактовим імпульсом проводиться віднімання по одному двійковому числу. Загальним недоліком є зростання часу комутації результуючого вихідного стану лічильника при зростанні загальної його розрядності. Для усунення цього недоліку використовуються лічильники з паралельним переносом, тоді схеми послідовних лічильників доповнюють комбінаційними елементами, які враховують в кожному наступному розряді стани всіх попередніх розрядів, що реалізуються функцією кон’юнкції.

Обов’язковою умовою схем паралельного переносу є використання синхронізуючого С – входу. Недоліком є зростання числа входів в кон’юнкторах із зростанням розрядності лічильника, оскільки вони повинні забезпечувати реалізацію функції множення за модулем 2.

Для І розряду формуючий сигнал залишається асинхронним, тому його приймають рівним 1. В лічильнику з паралельним переносом напрямок перерахунку не залежить від вибору типу вхідного стану (прямого чи інверсного), він визначається тільки використаними вихідними сигналами Q або , тому реалізувати реверсивну схему можна аналогічно до схеми послідовного лічильника. Для усунення недоліків паралельних схем і підвищення швидкості перерахунку використовуються комбіновані схеми паралельно-послідовного переносу, при цьому лічильник розрядності n, меншої за загальну розрядність m лічильника, є базовою групою, в якій реалізовано паралельний підрахунок. Передача комутаційних сигналів між групами реалізується послідовно.

Максимальне значення часу перемикання визначається часом комутації тригерів у окремій групі. При цьому потрібно враховувати загальний максимальний час, який залежить від кількості груп багаторозрядного лічильника l:

t _{під. ьакс.} = t _зр. (l – 1).

В загальному випадку кількість тригерів в кожній групі може бути довільною і навіть рівною 1, тому паралельно-послідовну схему можна реалізувати для окремих розрядів, Така схема називається схемою з наскрізним переносом.

В такій схемі комутація тригерів відбувається практично одночасно, необхідно враховувати тільки час затримки на комутацію одного окремого розряду із врахуванням часу затримки в комбінаційній схемі. Підвищення швидкодії досягається за рахунок того, що час перемикання комбінаційної схеми менший за час комутації тригера.

9. Керуючі автомати АЛП. Синтез керуючих автоматів зі схемною логікою. Структурна схема та алгоритм структурного синтезу автоматів зі схемною логікою

Арифметико – логічним пристроєм називаються функціонально завершені вузли ЕОМ і призначені для використання арифметичних операцій та логічної обробки даних, які представлені у вигляді двійково-кодованих інформаційних сигналів. Такі вузли можна реалізувати за допомогою схемотехнічних пристроїв, функціонування яких визначається на апаратному або програмному рівні, тобто в пристроях з жорсткою або програмованою логікою. В загальному випадку АЛП складаються з операційного та керуючого автоматів.

Операційний автомат призначений для безпосереднього виконання арифметичних операцій, згідно керуючих сигналів {y_i}, та даних А, які на нього поступають. Результат виконання операцій індукується на Z-виходах. Сукупність вихідних сигналів {x_i} несе інформацію про отримані результати та разом з вхідними керуючими сигналами F формує сигнали мікрокоманд y_i.

Синтез керуючих автоматів зі схемною логікою

Основі синтезу структури таких автоматів розроблені академіком Глушковим.

Згідно канонічного методу, структурний синтез описується законами функціонування абстрактного автомату, який реалізується з допомогою комбінаційних схем та наборів тригерів – RS, JK, D, T. Тригери є елементарними автоматами, реалізованими за принципом Мура. Вони характеризуються двома логічними станами, що дозволяють описати їх двозначним структурним алфавітом і є основою для побудови пристроїв зі схемною логікою.

Алгоритм структурного синтезу керуючих автоматів зі схемною логікою може бути наступним:

1. розробка мікропрограми і її запис на мові мікрооперацій;

2. побудова змістовного графа та закодованого графа;

3. розмітка графа мікропрограми для певного типу автоматів з метою одержання числа станів пам’яті, необхідної для реалізації даної мікропрограми;

4. побудова графа вибраного автомата та його розмітка;

5. кодування станів пам’яті автомата двійковими наборами станів Q_i;

6. побудова комбінаційної частини автомата на основі функціональних таблиць і графів.

10. Синтез керуючих автоматів з програмованою логікою. Класифікація мікропрограм КА. Горизонтальне, вертикальне та комбіноване кодування мікрокоманд і методи їх адресації

Такі автомати будують на основі операційно-адресної структури з використанням загальних принципів програмного керування. Алгоритмом керування є впорядкований набір керуючих слів мікрокоманд, які визначають порядок функціонування дискретного пристрою потягом машинного циклу. Сукупність з р- і к- розрядних мікрокоманд створює загальний масив, що зберігається в пам’яті цифрового автомату.

Структурна схема автомату з програмованою логікою включає: вузол адресації, що складаються з формувача адреси мікрокоманд (ФАМК); регістра мікрокоманд з дешифратором адреси; вузла пам’яті ПМК; регістра мікрокоманд, який отримує інформацію про тип операції "у", що повинна виконуватись в даному циклі; сукупності логічних умов "х", які описують алгоритм виконання операції і характеризують одержані результати, а також адресу наступної операції.

Керуючі сигнали "у" після дешифрації мікрооперацій у вузлі дешифратора DСМО подаються в операційну частину арифметично-логічного пристрою.

Мікропрограмовані керуючі автомати класифікують:

1. За типом пам’яті для зберігання мікрокоманд:

статичні, динамічні, постійні;

2. За способом кодування мікрооперацій: горизонтальні, вертикальні, комбіновані;

3. За часом виконання: синхронні, асинхронні, однофазні, багатофазні;

4. За способом адресації: з послідовною вибіркою, з примусовою вибіркою, з довільною вибіркою.

При горизонтальному кодуванні поле мікрокоманди містить М розрядів:

Кількість розрядів визначається числом мікрооперацій, що задає дана команда. Перевагою такого кодування є можливість одночасного виконання в одному такті машинного циклу мікрокоманди з довільним набором М мікрооперацій. Однак при цьому довжина мікрокоманди є досить велика і в певних пристроях мікрокоманда потребує кількох тактів завантаження.

Вертикальне кодування передбачає шифрування всієї множини М мікрооперацій двопозиційним кодом. Довжина коду визначається кількістю мікрооперацій:

Для визначення набору операцій додатково потрібно використовувати дешифратор мікрооперацій.

Горизонтально-вертикальне кодування передбачає розділення всієї множини у команд на Н полів. В кожному полі розміщена множина із М операцій. Комірки, тобто всі поля кодуються вертикально. Це означає, що кожне поле має зв’язок з окремим дешифратором мікрооперацій. Відповідно максимальне число мікрооперацій буде Н. Мікрооперації у_і дешифруються горизонтально. Реально тут використовуються переваги вертикального методу, пов’язані з коротшою довжиною декодуючого слова. Недолік, зумовлений меншою швидкодією, також залишається.

При вертикально-горизонтальному кодуванні вся довжина мікрооперацій М розділена на к підмножин. В кожній з цих підмножин об’єднуються операції, які найчастіше зустрічаються в одному машинному такті. Операційна частина мікрокоманди складається з двох полів: у₁₁ та у₁₂. у₁₁ використовує горизонтальний спосіб кодування, а поле у₁₂ показує до якої підмножини належить мікрокоманда, записана у першому полі.

Послідовні вибірки адрес забезпечують лічильником адрес мікрокоманд, вміст якого збільшується на 1 після виконання кожної поточної мікрокоманди. В адресній мікрокоманді записані 3 параметри:

- значення логічної умови х

- значення безумовного переходу БП

- значення адреси.

11. Центральний пристрій керування. Структурна схема та алгоритм його роботи

ЦПК – це сукупність вузлів і блоків процесора, які забезпечують координацію функціонування всіх пристроїв машини для всіх заданих її режимів роботи. ЦПК реалізує системні і робочі програми, організовує перетворення початкової інформації для одержання результатів обчислень. Функціональна схема ЦПК включає пульт керування, операційну пам’ять, АЛП, регістр команд, лічильник адреси команд, керуючі мікропрограмні автомати, дешифратори коду операцій та операційний блок, що містить суматор адреси, схеми аналізу режимів роботи, інтерфейсні схеми та інше.

Алгоритм роботи ЦПК визначає послідовність команд для реалізації арифметичної та логічної обробки даних, що активізуються певними вузлами системи. Запуск системи здійснюється з пульта керування, шляхом запису в лічильник адреси першої виконуваної команди. Значення цієї адреси подається в регістр адрес ОП, проводиться вибірка за адресою з пам’яті самої мікрокоманди, вибірка даних, і мікрокоманда записується в регістр мікрокоманд. В результаті виділення коду операції, після дешифрації цього коду, подаються сигнали керування на мікропрограмний апарат МПА1, якщо команда забезпечує керування системою, або МП2 – якщо необхідно виконати арифметичні операції. Одночасно розшифровується адреса наступної команди, яка подається у лічильник команд або в операційний блок.

12. Операційні апарати АЛП. Арифметичні вузли операційних апаратів. Вузли додавання-віднімання чисел у прямих і доповнюючих кодах, алгоритм їх роботи

Виконання будь-якої операції АЛП зводиться до виконання послідовності арифметичних та логічних дій, які ще називають мікроопераціями і виконуються вони на окремих операційних вузлах. Алгоритм виконання мікрооперацій можна описати з допомогою так званої нотації Бекуса. Як вказано раніше, формат команд включає умовні позначення, ідентифікатори операційних вузлів ти, власне, шифр відповідної арифметичної чи логічної дії. При цьому використовуються умовні позначення мікрооперацій, наприклад:

В₁, В₂, В₃ – відповідно ввід прямого, інверсного або доповнюючого коду певного операнда;

П₀ – установка операційного вузла в нульове значення;

П₁, П₂, П₃ – завантаження (прийом) певного двійкового коду;

С_1і, С_2і – зсув слова у вигляді двійкового коду на і позицій вліво чи вправо;

P_i, R_i – додавання, віднімання від константи слова і.

Таким чином можна описати операції установки лічильника в нульове значення.

С₂₄RGY – вказує на необхідність зсуву вмісту регістра У на 4 позиції вправо.

R₁СТС – забезпечує віднімання одиниці від коду записаного в лічильник С. Логічні переходи за певною умовою описуються з допомогою вказання умови у вигляді виразу х та стрілки з певною міткою. вказує що при х_n=1 необхідно перейти на виконанна мікрооперації, розміщеної за міткою .

13. Додавання і відніманя чисел з плаваючою комою; алгоритм нормалізації порядку і заокруглення мантиси чисел

Операції такого типу зручно використовувати коли розмірності операндів мають однакові порядки, тобто кількість розрядів цілої і дробової частини в них однакова. Етапи реалізації мікрооперацій виконуються за наступною послідовністю:

1. проводять вирівнювання порядків;

2. додають мантиси;

3. визначають порядок результату;

4. проводять нормалізацію результату;

5. заокруглюють мантиси до потрібної кількості розрядів;

6. проводять кінцеву нормалізацію результату.

Одержану різницю порядків записують в лічильник. Якщо ∆ >0, то необхідно зсувати вправо числа у, якщо ∆<0 - то числа х.

1. При кожному зсуві від різниці порядків (∆) віднімають або додають одиницю, відповідно при, ∆ > 0, та ∆ < 0.

2. Вирівнювання порядків завершують, коли вміст лічильника порядків обтулюється. Мікроалгоритм вирівнювання порядків на мові мікрокоманд можна записати так:

∆ > 0

Функціональна схема блоковирівнювання порядків складається з блоку вирівнювання, блоку сумування, блоку нормалізації результатів та цифрового пристрою для округлення одержаного результату.

Принцип дії схеми додавання/віднімання чисел з плаваючою крапкою відображено на функціональній схемі. Блок вирівнювання порядків (БВП) видає сигнал зсуву вправо на регістри RGX або RGY, які знаходяться в регістрах загального призначення блоку сумування мантис (БСМ), а також виводить результат порядку С в блок нормалізації результатів (БНР). На початку стану за сигналом запуску з БВП вмикається БСМ, за другим сигналом – БНР. За сигналом, що першим виробляється на виході БНР проводиться округлення результату, за другим сигналом з допомогою тригера генерується сигнал закінчення операції К.

14. Структурна організація запам’ятовуючих вузлів з 2D-структурою. Особливості дешифрації адресного коду у вузлах з 3D-структурою пам’яті

Методика дешифрації адресного простору в 2D пам’яті

Для виділення окремих адрес комірок пам’яті в матриці, розмірністю Nxm використовується принцип буферизації адресного коду, який далі дешифрується і подаються на окремі рядки матриці. Для інформаційних сигналів окремо використовують буфер даних, розрядність якого повинна бути рівною кількості елементів у рядку. Структурну схему при такій організації можна зобразити наступним чином:

При звертанні до пам’яті в даному випадку вибирається (активується) рядок, номер якого відповідає вибраній адресі, а кожен біт з цього рядка зчитується за сигналом Read / Write.

Умовно це можна зобразити так:

3D структурна пам’ять

Поділ загального адресного простору на 2 частини потребує відповідного збільшення у 2 рази буферних вузлів та дешифраторів, але перехід до об’ємної організації дозволяє зменшити розрядність буферних регістрів, а також зменшити складність дешифраторів. Матриця комірок пам’яті має організацію mx(rxr), де r – це величина півслова, яка визначається дешифрацією півслова, тобто двійкового слова, розрядністю к/2.

Організацію підматриці mx(rxr) можна показати у вигляді двовимірного масиву.

Зменшення складності дешифраторів досить суттєве. Наприклад, якщо для адресації 1кб пам’яті в 2D структурі потрібен вихідний унітарний код, розмірністю 1024 позиції, то в 3D структурі достатньо використати два 32-розрядні вихідні коди з дешифраторів DCX і DCY. Недоліком такої пам’яті є необхідність застосування комірок елементів пам’яті, що допускають подвійну адресацію.

15. Порівняльна характеристика суперскалярних мікропроцесорів з CISC та RISC архітектурою

CISC-архітектура - архітектура з повним набором команд (CISC – Complete Instruction Set Computer) володіє такими властивостями:

· невелика кількість регістрів загального призначення;

· велика кількість типів машинних інструкцій;

· наявність команд, навантажених семантичним значенням, подібним до операторів високорівневих мов програмування; такі команди виконуються за декілька машинних циклів (тактів);

· велика кількість методів адресації;

· велика кількість форматів команд різної розрядності;

· наявність команд обміну даними між регістрами і пам’яттю;

· переважає двоадресний формат команд.

RISC-архітектуру мають комп’ютери із скороченим набором команд (RISC – Reduced Instruction Set Computer).

Основні властивості комп’ютерів з такою архітектурою:

· велика кількість регістрів загального призначення;

· використання команд фіксованої довжини з малою кількістю типів форматів;

· регулярність, що дає змогу завдяки простоті команд виконувати одні й ті самі апаратні пристрої для виконання майже всіх команд;

· виконання більшості команд за один такт; підвищення швидкості досягається за рахунок апаратної реалізації виконання команд (на відміну від мікропрограмної);

· орієнтованість на регістри – всі операції з даними виконуються у регістрах, крім команд завантаження та запису, здійснення яких пов’язане із зверненням до пам’яті.

Висновок

Список джерел

1. Баранов В. Н. Применение микроконтроллеров AVR: схемы, алгоритмы, программы/ В. Н. Баранов. – М.: Издательский дом «Додека -ХХІ», 2004. – 288 с. (серия «Мировая электроника»). – ISBN 5-94120-075-7.

2. Рудольф Марек. Ассемблер на примерах. Базовый курс. — СПб: Наука и Техника, 2005. — 240 с: ил.

3. Белов А. В. Конструирование устройств на микроконтроллерах/ А. В. Белов. – СПб.: «Наука и Техника», 2005. – 256 с. – ISBN 5-94387-155-1.

4. Белов А. В. Самоучитель по микропроцессорной технике/ А. В. Белов. – СПб.: «Наука и Техника», 2003. – 224 с. – ISBN 5-94387-084-9.

5. Белов А. В. Самоучитель разработчика устройств на микроконтроллерах AVR/ А. В. Белов. – СПб.: Наука и Техника, 2008. – 544 с. –ISBN 978-5-94387-363-8.

6. Белов А. В. Создаем устройства на микроконтроллерах/ А. В. Белов. – СПб.: Наука и Техника, 2007. – 304 с. – ISBN 978-5-94387-364-3.