Прямой доступ в память

Контроллер прямого доступа к памяти была введен в семейство F2833x для повышения производительности. Блок DMA (ПДП) (рис.2.10) позволяет осуществлять передачу данных от источника до устройства назначения без необходимости взаимодействия с CPU. Производительность цифрового сигнального контроллера (DSC) не измеряется исключительно производительностью процессора, а измеряется в целом, возможностями системы. Очень часто приложения тратят значительное количество времени на перемещение данных, будь то из внешней памяти во внутреннюю память или из периферийных устройств, таких как аналого–цифровой преобразователь (АЦП), в оперативную память, или даже из одного периферийного устройства к другому. Кроме того, есть моменты, когда данные поступают в формате, который несовместим с форматом оптимальной обработки для центрального процессора. Модуль DMA имеет возможность высвободить пропускную способность ЦП и представить данные в формате необходимом для более рациональной обработки.

Рисунок 2.10 – Модуль DMA (ПДП)

Модуль DMA является событийно–ориентированным устройством, то есть чтобы начать передачу DMA, он требует периферийных прерываний от таких триггеров прерываний как:

– аналогового цифровое преобразование Sequencer 1 (SEQ1INT) или Sequencer 2 (SEQ2INT);

– многоканальный буферизированный последовательный порт А и В (McBSP – А, McBSP – B), передача и приём;

– внешнее прерывание – входные сигналы XINT1–7 и XINT13;

– таймеры 0, 1 и 2;

– широтно–импульсный модуль (ШИМ) (PWM) сигналы ePWM1–6;

– программное обеспечение.

В качестве источников данных и / или приёмников данных могут быть инициализированы:

– внутренние разделы SARAM L4 – L7;

– все внешние зоны памяти XINTF;

– АЦП регистры результата (только источник);

– McBSP–А и McBSP–B буферы передачи и приёма;

– ШИМ модули 1–6 (только приёмники).

2.2.6 Сброс – загрузка

После того как сигнал RESET подается на F2833x, следующая последовательность действий зависит от некоторых внешних сигналов на выводах этого DSC. Активный сигнал сброса будет читать первый адрес для загрузки в счетчик команд (РС) и этот адрес 0x3F FFC0, который находится в памяти загрузки. Содержание этого адреса является адресом начала последовательности загрузочного кода. В результате, F2833x переходит непосредственно к внутренней памяти загрузочного кода. Этот код способен различать 12 различных вариантов старта для F2833x. Активная опция зависит от состояния в этот момент 4 входных контактов (GPIO). Алгоритм сброса–загрузки показан на рис. 2.11.

Рисунок 2.11 – Сброс–загрузка