Сумматор с передачей сигнала переноса по цепочке замкнутых ключей

Среди компромиссных вариантов сумматоров, занимающих промежуточное положение между сумматорами с последовательным и параллельным переносами, имеется интересный вариант, который в первом приближении оценивается как обладающий простотой сумматора с последовательным переносом при быстродействии, близком к быстродейст­вию сумматора с параллельным переносом.

Предложенный подход предусматривает разделение задачи вычисления сиг­налов переноса на два этапа. На первом этапе для всех разрядов (парал­лельно во времени) задаются условия вычисления переносов, на втором происходит простая передача информации по образованной на первом этапе цепи.

При вычислении сигнала переноса c_i возможны два случая: a_i = b_i или a_i ≠ b_i . В первом случае перенос от предыдущего разряда не имеет значения (не влияет на сигнал переноса из данного разряда) и его можно исключить из рассмотрения. Действительно, при a_i = b_i = 0 перенос c_i = 0, а при a_i = b_i = 1 перенос c_i = 1. Следовательно, в качестве переноса может ис­пользоваться значение любого операнда (a_i или b_i). Примем, что c_i = a_i . Во втором случае сигнал переноса из данного разряда совпадает с сигналом пе­реноса в данный разряд, т. е. c_i = c_{i –1}.

В обоих случаях после установления факта равенства или неравенства опе­рандов дальнейших переключений элементов не требуется, происходит только передача информации по цепи, заготовленной на предыдущем этапе, что может происходить достаточно быстро.

Схема разряда описанного сумматора содержит ключ, управ­ляемый от элемента сложения по модулю 2 операндов aj и bj, который вы­являет равенство или неравенство этих операндов. В зависимости от вы­ходного сигнала этого элемента выходному переносу присваиваются значения aj или Q. Этот же элемент используется для вычисления совме­стно со вторым элементом сложения по модулю 2 значения суммы дан­ного разряда по формуле: S, = aj XOR bj XOR Q.i, где XOR (от англ. exclusive OR) – обозначение операции "исключающее ИЛИ" (синоним операции сложения по модулю 2).

Автор описанного метода построения сумматора проверил его работу при реализации схемы на элементах ТТЛ. Результат оказался эффективным. На­пример, для сумматоров с 2, 4 и 8 разрядами время сложения практически не зависело от разрядности, как это свойственно структурам с параллель­ным переносом. По скорости четырехразрядный сумматор выиграл у вари­анта с последовательным переносом в 2 раза, а восьмиразрядный сумматор в 3,5 раза. Естественно, рассматриваемая структура может быть реализована в Рамках любой схемотехнологии, в том числе и на наиболее популярной схе-Мотехнологии КМОП. Эффективность метода будет зависеть от задержки сигнала при его распространении через цепочку, состоящую из последова­тельного соединения замкнутых ключей, и в зависимости от параметров ^этих ключей будет меняться.

Рис. 7. Схема разряда сумматора с передачей сигнала переноса
по цепочке замкнутых ключей