Данный ФПСк используется для формирования проверочной последовательности, а также для создания кодовой последовательности.

Для построения блоков АСП и ФСП (декодера) будем использовать регистры КР1533ИР27 (для получения m=26 ячеек памяти нам потребуется 4 таких регистра) и некоторую совокупность встроенных сумматоров по модулю два (КР1533ЛП5). Пороговый элемент будем реализовывать на следующих ИМС: КР1533ЛИ6 и КР1533ЛЛ2.

КР1533ЛЛ2 – содержит два двухвходовых элемента ИЛИ с мощным открытым коллекторным выходом. КР1533ЛЛ2 – представляет собой два логических элемента И, каждый из которых имеет 4 входа.

Для построения блока КО необходимо четыре регистра сдвига (т.к. k₀=4), каждый из которых содержит по 26 ячеек памяти (для этого потребуется регистров КР1533ИР27). В приложении 1 подробно рассмотрен только один регистр сдвига. Остальные три строятся по аналогии. Выходы всех 4-ёх регистров заводим на сумматоры по модулю два (КР1533ЛП5), на вторые входы которых мы подсоединяем выходы ПЭ.

Блок КОИ-5/1 выполнен в виде восьмиканального мультиплексора (КР1533КП7), в котором содержится три адресных входа, управляемых с помощью счетчика микросхемы К1533ИЕ5. Сброс и управление этого счетчика осуществляется с микросхемы К1533ИД10.

КР1533КП7 – это восьмиканальный мультиплексор. Вход - вход разрешения (активный уровень – низкий). Выходы Y и комплементарные. Входы A0…A2 являются адресными входами, их активный уровень – высокий. Мультиплексор позволяет коммутировать данные от 8-ми информационных входов на общую выходную линию.

ЗАКЛЮЧЕНИЕ

Современный мир телекоммуникаций развивается стремительными темпами. Данный курсовой проект позволил ознакомиться с одним из перспективных направлений повышения качества и достоверности передаваемой информации посредством использования современных средств помехоустойчивого кодирования.

Основной целью курсового проекта являлась разработка структурных и функциональных схем кодера и декодера, а также принципиальной схемы декодера самоортогонального сверточного кода с алгоритмом порогового декодирования по заданным параметрам.

Разработанная принципиальная схема декодера ССК ПД построена с применение современной элементной базы, включающей цифровые интегральные схемы большой степени интеграции и обладающие высоким быстродействием.

Достоинствами свёрточных кодов являются высокая корректирующая способность, минимальная задержка информации при декодировании, минимальная сложность реализации кодеков. Но при использовании высокоскоростных ССК увеличивается сложность реализации кодеков. Эта проблема может быть решена с помощью аппаратно – программных средств, то есть на основе широкого применения больших интегральных схем и микропроцессорных систем.

ЛИТЕРАТУРА

1. Королев, А. И. Коды и устройства помехоустойчивого кодирования информации / А. И. Королев. – Минск, Бестпринт, 2006

2. Теория прикладного кодирования. В 2 т. / Под ред. В. К. Конопелько. – Минск, БГУИР, 2004.

3. Кларк, Дж. Мл., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи / Дж. Мл. Кларк, Дж. Кейн. – М.: Мир, 1987.

4. Блейхут, Р. Теория и практика кодов, контролирующих ошибки / Р. Блейхут. – М.: Мир, 1986.

5. Цифровые интегральные микросхемы: справочник / Под ред. М. И. Богдановича. – Минск, Полымя, 1966.

6. Теория кодирования / Т. Кассами [и др.]. – М.: Мир, 1976.

7. Фрумкин, Г. Д. Расчет и проектирование радиоаппаратуры: учеб. пособие / Г. Д. Фрумкин. – М.: Высш. Шк., 1989.