Архитектура шины PCI

Интерфейс PCI имеет двухшинную структуру: шину адреса/данных (АД) и шину управления. Интерфейс использует два набора сигналов: базовый и расширенный. Базовый поддерживает минимальную конфигурацию, а расширенный дополнительно - 64 разрядные операции, тестирование плат, кэш-память и прерывания. В минимальной конфигурации задатчик имеет 49 линий для различных сигналов.

Шина PCI процессорно независимая и взаимодействует с главным процессором и памятью через главный мост (Host bus). Интерфейс PCI имеет иерархическую структуру, может взаимодействовать с шиной расширения типа, например ISA, через соответствующий контроллер. К шине PCI подсоединены два типа объектов: задатчики и исполнители. Основной операцией на шине является блочный обмен последовательностью данных между задатчиком и исполнителем при выполнении операций чтения и записи данных.

Блок или пакет передаваемых данных в спецификации PCI называется транзакцией. В начале транзакции идет адрес исполнителя (фаза адреса), а за ним произвольное число 32 битовых данных - двойных слов (DWORD) (последовательность фаз данных). Задатчик - объект, который захватывает в свое распоряжение шину, начинает транзакцию и адресует исполнителя. Исполнитель - объект, который адресуется задатчиком. Он отрабатывает транзакцию, принимая (при записи) или выдавая (при чтении) данные.

Объект может быть, как только задатчиком или только исполнителем, так и задатчиком, и исполнителем одновременно, но в разные моменты времени.

На шине могут работать несколько задатчиков. Для разделения во времени шины между ними используется арбитр, который соединяется с каждым задатчиком с помощью двух индивидуальных линий типа точка-точка. Одна идет от задатчика - линия запроса шины (REQ), другая от арбитра - линия разрешения подключения задатчика к шине (GRN).

В спецификации шины PCI реализованы алгоритмы вложенных прерываний при операциях арбитража, когда задатчик с более высоким уровнем приоритета прерывает работу текущего задатчика на шине.

В случае, если задатчик с большим приоритетом прерывает работу текущего задатчика в момент получения им разрешения на захват шины, то задатчики с меньшим приоритетом будут очень долго ждать доступа к шине. Если же текущий задатчик будет прерывать свою работу только после завершения транзакции, то долго ждать придется задатчику с большим приоритетом.

Чтобы уйти от таких неприятностей, на шине PCI предусмотрен механизм таймера задержек (Latency Timer). Он заключается в том, что для любого задатчика вводится фиксированное время, в течение которого прерывать транзакцию нельзя. Это время задается таймером задержки, который включается в начале транзакции. Время задается в виде количества импульсов CLK. После исчерпания времени, задаваемого Таймером задержки, выдается сигнал Тайм-аут и транзакция прерывается.

Если сигнал Тайм-аут отсутствует, то транзакция продолжается до конца.

Шина PCI поддерживает автоматическую конфигурацию устройств - ввода/вывода (plug and play, PnP). С этой целью, для выбора устройств, в процессе конфигурации на шине предусмотрена индивидуальная линия типа точка-точка для каждого объекта (IDSEL). Она идет как к задатчикам, так и к исполнителям, осуществляя выбор устройства при операции конфигурации.

На шине PCI используются два метода адресации.

Положительное декодирование (positiv decoding) - когда объекту задается диапазон адресов, и он отвечает на операцию, когда выставленный на шину адрес попадает в этот диапазон. Здесь каждое устройство имеет свой дешифратор адреса.

Вычитательное декодирование (subtractiv decoding) - когда объект отвечает на операцию, которую не опознали другие объекты. Такой адрес может быть только у одного объекта на шине.

В спецификации PCI определены три адресных пространства: памяти, устройств – ввода/вывода и регистров конфигурации.

Инициируемые процессором циклы обращения к устройствам ввода-вывода, как правило, выполняются в виде одиночных фаз передачи данных.

На шине PCI не предусмотрен процесс перестановки байтов. Указатель байта (byte enable) используется для определения, какие байты данных передаются в данной фазе данных.

Интерфейс PCI реализует контроль передачи данных по нечетности, используя дополнительную линию PAR для разряда контроля. Контроль производится для всех разрядов группы сигналов "Адрес и данные", группа включает 32 разряда адреса данных и 4 разряда идентификации команды или данных.