Реализация операции умножения двоичных чисел

a_i • b_i, если a_i • b_i < g;

S_{i умн} =

a_i • b_i – (](a_i • b_i)/g[ -1), если a_i • b_i ³ g.

0, если a_i • b_i < g;

r_{i умн} =

](a_i • b_i)/g[ -1, если a_i • b_i ³ g.

Подобно алгоритму сложения можно привести правило умножения двух цифр a_i и b_i i- го разряда при произвольном основании системы счисления

Обозначение: ]*[ — целая часть представленной в скобках дроби.

При g = 2 система, представляющая алгоритм, упрощается, так как r_i всегда равно нолю, а S_{i умн} равно логическому произведению a_i и b_i. При перемножении чисел операции над знаками и численными значениями производятся раздельно, при нашей кодировке при определении знака произведения можно использовать функцию неэквивалентности; необходимое для размещения произведения число разрядов при n-разрядных сомножителях равно 2•N. Образование произведения сводится к суммированию частных произведений с учетом сдвига разрядов; для n-разрядных сомножителей необходимо сложить (n–1) пару слагаемых, именно такой алгоритм реализуется в большинстве устройств вычислительной техники, однако скорость выполнения операции умножения в соответствии с этим алгоритмом не достаточно высока для применения при обработке сигналов в режиме реального времени.

Метод ускоренного умножения может быть реализован в матричных вычислительных устройствах. Метод ускоренного умножения сводится к одновременному образованию всех частных произведений и их суммированию на полных одноразрядных сумматорах.

a₂ a₁ a₀

b ₂ b ₁ b ₀

a₂b₀ a₁b₀ a₀b₀

a₂b₁ a₁b₁ a₀b₁

a ₂ b ₂ a ₁ b ₂ a ₀ b ₂.

S₅ S₄ S₃ S₂ S₁ S₀

Рис. 1.6.3 Схема перемножителя двух двоичных 3-хразрядных чисел на полных одноразрядных сумматорах

В основе такого устройства, как видно, лежит полный одноразрядный сумматор, выполненный в виде комбинационного устройства — матричного перемножителя, схема которого приведена на рис. 1.6.4.

Рис. 1.6.4 Схема электрическая принципиальная матричного перемножителя

Таблица состояний матричного перемножителя выглядит следующим образом: